반도체 후공정 흐름과 일본 장비·소재 기업: 첨단 패키징까지
메모리 패키징 라인이나 OSAT 라인을 걷다가 장비 명판을 보면 일본 회사 이름이 자주 눈에 띕니다. 웨이퍼를 깎고 자르는 그라인더와 다이싱 소, 라인 끝의 테스터, 자재 목록에 오른 필름과 수지 상당수가 일본산입니다. 일본은 칩 자체의 세계 점유율은 크게 줄었지만, 웨이퍼를 완성된 패키지로 만드는 장비와 소재에서는 여전히 큰 비중을 차지합니다.
이 글은 반도체 후공정을 웨이퍼 테스트부터 파이널 테스트까지 순서대로 정리합니다. 이어서 AI 반도체 때문에 첨단 패키징이 왜 중요해졌는지, 공정마다 어떤 일본 장비·소재 기업이 자리하고 있는지(각 사가 공표한 점유율과 그 기준·시점 포함), 새 장비나 소재를 평가하기 전에 일본 공급사에 무엇을 확인해야 하는지를 다룹니다.
목차
반도체 후공정이란
반도체 제조는 크게 두 단계로 나뉩니다. 전공정은 얇은 실리콘 원판인 웨이퍼 위에 회로를 만들고, 후공정은 그 웨이퍼를 칩으로 잘라 기판에 실장할 수 있는 부품으로 완성합니다. 일본어로는 각각 마에코테이(前工程)와 아토코테이(後工程)라고 하며, 일본 공급사의 자료에서 이 표현을 자주 보게 됩니다.
회로가 드러난 칩은 습기, 충격, 정전기에 약하고, 그 상태로는 기판에 솔더링할 수도 없습니다. 그래서 후공정에서는 칩을 보호하는 외장과 외부 연결 단자를 갖춘 패키지에 칩을 넣습니다.
후공정은 칩 두께를 수십 µm 단위로 맞추고, 머리카락보다 가는 와이어나 미세한 금속 범프로 외부와 연결하며, 출하 전에 모든 제품을 검사합니다. 크게 보면 조립과 테스트 두 부분입니다. 조립은 웨이퍼를 얇게 깎아 칩으로 자르고, 리드프레임이나 기판에 붙이고, 전기적으로 연결한 뒤 수지로 봉지하는 과정이며, 테스트는 완성된 디바이스가 사양대로 동작하는지 확인해 양품만 출하하는 과정입니다.
전공정이 회로를 만든다면, 후공정은 그 회로를 쓸 수 있는 부품으로 완성합니다.
첨단 패키징에서는 여기에 '여러 칩을 하나의 패키지로 묶어 성능을 끌어올리는' 다섯 번째 역할이 더해집니다.
전공정은 고가의 장비로 나노미터 단위 가공을 반복하기 때문에 자본 집약적입니다. 반면 후공정은 부품 조립에 가까운 성격이 강하고 사람 손에 의존하는 부분이 많아 노동 집약적 공정으로 여겨져 왔습니다. 이 차이가 뒤에서 다룰 후공정 외주 구조와 자동화 움직임으로 이어집니다.
후공정의 흐름
아래 흐름은 생산량이 가장 많은 리드프레임 패키지를 예로 든 것입니다. 제품과 패키지 종류에 따라 순서와 사용하는 공정은 달라지지만, 기본 골격은 같습니다.
웨이퍼 상태의 검사로 시작해 조립을 거쳐 파이널 테스트로 끝납니다.
웨이퍼 테스트는 전공정의 마지막 단계로 설명되기도 합니다. 제품에 따라 고온·고전압을 거는 번인으로 초기 불량을 걸러냅니다.
백그라인딩과 다이싱
전공정을 마친 웨이퍼는 가공 중에 깨지지 않도록 어느 정도 두께를 유지하고 있습니다. 백그라인딩은 회로가 없는 뒷면을 연삭 휠로 깎아 패키지에 들어갈 두께까지 얇게 만드는 공정입니다. 얇은 패키지가 필요한 스마트폰용 제품과 칩을 여러 장 쌓는 메모리에서 특히 중요합니다.
얇아진 웨이퍼는 링 프레임에 붙인 테이프 위에 마운트한 뒤 다이싱으로 넘어갑니다. 다이아몬드 입자를 굳힌 얇은 블레이드를 고속 회전시켜 자르는 방식이 일반적이며, 레이저 다이싱도 쓰입니다. 테이프에 붙은 채로 자르기 때문에 절단 후에도 칩이 흩어지지 않고 그대로 다음 공정으로 옮겨집니다.
다이 본딩과 와이어 본딩
다이 본딩은 잘린 칩(다이)을 테이프에서 하나씩 집어 리드프레임이나 기판의 정해진 위치에 접착제나 솔더로 고정하는 공정입니다. 여기서 위치가 틀어지거나 접착이 불량하면 나중에 방열 불량이나 단선으로 이어질 수 있습니다.
와이어 본딩은 칩 가장자리의 알루미늄 패드(본딩 패드)와 리드프레임 단자를 금이나 알루미늄의 가는 와이어로 한 가닥씩 잇는 공정입니다. 본더는 재봉틀처럼 빠른 속도로 와이어를 연결하며, 오랫동안 후공정의 주된 접속 방식으로 쓰여 왔습니다.
몰딩과 마무리
몰딩은 연결을 마친 칩과 와이어를 에폭시 수지 등의 봉지재로 덮는 공정입니다. 리드프레임을 금형에 넣고 가열해 녹인 수지를 주입해 많은 칩을 한 번에 봉지하며, 우리가 흔히 보는 검은 칩 외형이 이 단계에서 만들어집니다.
이후 노출된 리드에는 솔더링이 잘 되도록 도금 등의 표면 처리를 합니다. 각 부품을 리드프레임에서 잘라 리드를 성형하고, 레이저로 제조사명, 품번, 로트 코드를 마킹합니다.
웨이퍼 테스트와 파이널 테스트
전기적 테스트는 크게 웨이퍼 단계와 패키징 이후의 두 단계로 나뉩니다. 웨이퍼 테스트에서는 프로버가 웨이퍼를 잡고 프로브 카드의 미세한 니들을 각 칩 전극에 접촉시키면, 테스터가 전기적 특성을 측정합니다. 불량 칩을 일찍 찾아내면 그 칩에 패키징 비용을 쓰지 않아도 됩니다.
파이널 테스트에서는 핸들러가 패키징된 부품을 소켓에 넣고, 테스터가 여러 온도 조건에서 기능과 특성을 확인합니다. 제품에 따라 고온·고전압 상태로 일정 시간 유지하는 번인을 거쳐 사용 초기에 고장 날 부품을 걸러냅니다. 리드 휨이나 마킹 불량은 카메라 기반 검사 장비로 확인하며, 이 작업에 AI 외관 검사를 도입하는 사례도 늘고 있습니다.
후공정에서 일본 공급사가 맡는 자리
칩 자체에서 일본의 위상은 크게 줄었습니다. 일본 경제산업성(METI)은 세계 반도체 매출에서 일본 기업의 점유율이 1988년 50.3%에서 2019년 10.0%로 낮아졌다고 밝혔습니다. 반면 장비와 소재는 전혀 다른 모습이며, 후공정은 그 차이가 가장 뚜렷한 분야 중 하나입니다.
아래 표는 후공정 단계별로 현장에서 자주 만나는 일본 공급사와, 각 사(또는 METI)가 공표한 점유율을 정리한 것입니다.
| 후공정 단계 | 공급 품목 | 일본 공급사 | 공표 점유율(기준, 시점) |
|---|---|---|---|
| 웨이퍼 테스트 | 프로버 | 도쿄일렉트론(Tokyo Electron, TEL), 도쿄세이미쓰(Tokyo Seimitsu, ACCRETECH) | 회사 공표 점유율 확인 못 함 |
| 백그라인딩, 다이싱 | 그라인더, 폴리셔, 다이싱 소 | 디스코(DISCO) | 다이싱 소, 그라인더·폴리셔 모두 70~80%(디스코 IR FAQ, '현재' 기준, 연도 표기 없음) |
| 다이 본딩 | 다이 본딩 필름(칩을 붙이고 적층하는 접착 필름) | 레조낙(Resonac) | 2024년 판매 수량 세계 1위(레조낙, 후지경제 조사 인용) |
| 몰딩 | 봉지재(몰딩 컴파운드, EMC) | 일본 기업 전체 | 일본 기업이 약 80%(METI, 2021년 3월, 노무라증권 자료 기준) |
| 몰딩 | 몰딩 장비(컴프레션 몰딩 포함) | TOWA | 검증된 수치 확인 못 함 |
| 패키지 기판 | ABF 빌드업 필름(기판 배선층 사이의 절연 필름) | 아지노모토(Ajinomoto) | 출시 이후 95% 이상(아지노모토 사업 설명회, 2026년 6월) |
| 패키지 기판 | 미세 회로용 캐리어 부착 극박 동박 | 미쓰이금속(Mitsui Kinzoku) | 95% 이상(제품 페이지, 연도 표기 없음) |
| 패키지 기판 | 고성능 패키지용 기판 | 이비덴(Ibiden), 신코전기공업(Shinko Electric Industries) | 회사 공표 점유율 확인 못 함 |
| 파이널 테스트 | 자동 테스트 장비(ATE) | 어드반테스트(Advantest) | 2024년 테스터 시장 58%, 메모리 테스터 63%, SoC 테스터 56%(어드반테스트 Investors' Guide, 2025년 10월) |
이 수치는 주의해서 읽어야 합니다. 회사마다 시장의 범위를 다르게 정의하고, 수량 기준과 매출 기준이 섞여 있으며, 연도가 없는 수치도 있습니다. 아지노모토의 점유율은 기판 전체가 아니라 기판 안에 들어가는 필름 한 종류에 대한 것입니다. 수치끼리 서로 비교하지 말고, 소싱 판단에 쓰기 전에는 최신 회사 자료를 다시 확인하십시오.
그래도 흐름은 분명합니다. 일본 기업은 후공정 여러 단계에서 칩을 직접 다루는 장비와 소재에 강합니다. 칩을 얇게 깎고 자르는 장비, 칩을 붙이는 필름, 칩을 감싸는 수지, 패키지 기판 속 필름, 그리고 출하 여부를 가리는 테스터가 대표적입니다.
한국 엔지니어·구매 담당자가 함께 볼 점
한국은 HBM을 비롯한 메모리 적층 패키징의 주요 생산지이므로, 위 표의 장비와 소재를 국내 라인에 적용할지 검토할 일이 많습니다. 공급망 측면에서는 2019년 7월 일본이 불화 폴리이미드, 포토레지스트, 불화수소 3개 품목의 한국 수출을 개별 허가로 바꾸고, 같은 해 한국을 수출 우대 국가(화이트리스트)에서 제외한 일이 있었습니다. 이 3개 품목은 주로 전공정 소재였고, 2023년 3월 규제가 해제된 데 이어 2023년 7월 21일부터 한국은 다시 일본의 우대 국가(그룹 A)로 복귀했습니다.
후공정 장비·소재를 평가할 때도 공급 연속성, 대체 생산 거점, 변경 통보 절차를 평가 단계부터 확인해 두는 것이 좋습니다. 아래 체크리스트의 '공급 연속성'과 '변경 통보' 항목은 이런 관점에서 넣었습니다. 개별 품목의 현재 수출 관리 조건은 공급사에 따로 확인하십시오.
신뢰성 시험 규격도 함께 확인해 두면 좋습니다. 반도체 소자의 기계적·기후적 시험방법인 IEC 60749 시리즈에 대응해, 한국산업표준(KS)에도 KS C IEC 60749라는 이름의 부(part)들이 있습니다(확인된 범위). 공급사 데이터가 IEC 60749나 JEDEC 기준이라면 정확한 규격 번호·개정판·시험 조건을 받아 두고, 대응하는 KS의 현행 여부와 국제표준과의 일치 정도는 국가표준 정보에서 따로 확인하십시오. 같은 조건이라고 단정하지 말고 공급사에 확인하는 것이 안전합니다.
주요 반도체 패키지 종류
패키지는 단자가 어디로 나오는지, 그리고 칩이 웨이퍼 상태일 때 패키징 작업을 얼마나 하는지에 따라 나뉩니다. 어떤 종류를 쓸지는 용도와 필요한 단자 수로 정해집니다.
핵심 차이는 단자를 꺼내는 방식과 칩을 봉지하는 단계입니다.
BGA = 볼 그리드 어레이. WLCSP = 웨이퍼 레벨 칩 스케일 패키지. FOWLP = 팬아웃 웨이퍼 레벨 패키지. WLP(웨이퍼 레벨 패키징)는 웨이퍼 전체 상태에서 패키징 공정을 진행하는 방식의 총칭입니다.
리드프레임 패키지는 구조가 단순하고 저렴해 지금도 가장 많이 생산됩니다. 프로세서처럼 단자가 수백~수천 개 필요하면 패키지 측면만으로는 부족하기 때문에, 바닥 전면에 단자를 둔 BGA가 다핀 부품의 주류가 되었습니다.
WLCSP와 FOWLP는 패키징 작업 대부분을 웨이퍼 상태에서 진행합니다. 완성품이 칩 크기에 가까워 소형·박형 부품이 필요한 기기에 적합합니다. FOWLP는 잘라 낸 칩을 간격을 두고 캐리어에 다시 배치해 수지로 고정한 뒤 배선을 바깥으로 넓히기 때문에, 칩 면적만으로는 불가능한 수의 단자를 배치할 수 있습니다.
칩을 연결하는 방식: 와이어 본딩, 플립칩, 하이브리드 본딩
칩 전극을 외부와 어떻게 연결하느냐는 패키지 종류만큼 중요합니다. 와이어 본딩은 칩 가장자리의 패드만 쓸 수 있고, 와이어 한 가닥마다 전기 경로가 길어집니다.
플립칩은 칩을 뒤집어 전극 위에 만든 작은 금속 범프로 기판에 직접 연결합니다. 칩 표면 전체에 전극을 배치할 수 있고 경로도 짧아, 좁은 면적으로 많은 신호를 낮은 저항으로 주고받을 수 있습니다.
하이브리드 본딩은 한 걸음 더 나아가 구리 전극끼리 직접 접합합니다. 훨씬 미세한 접속 피치를 구현할 수 있다는 점이 첨단 패키지 성능의 큰 부분을 차지합니다.
피치가 좁을수록 같은 면적에 더 많은 신호선을 넣을 수 있습니다(막대가 짧을수록 고밀도).
도쿄일렉트론 해설 자료의 대표값입니다. 하이브리드 본딩은 0.4 µm에 도달한 사례도 있습니다. 실제 피치는 제품과 기술 세대에 따라 다릅니다.
하이브리드 본딩은 칩 표면을 매우 평탄하게 연마한 뒤 절연막과 구리 전극을 동시에 접합합니다. 범프나 솔더가 없어 전기 저항과 기생 용량이 줄고, 신호가 더 쉽게, 더 적은 지연으로 전달됩니다. 소니가 2016년 이미지 센서에 도입했으며, 이후 3D 낸드 플래시 등으로 적용이 넓어졌습니다.
첨단 패키징이란
첨단 패키징(어드밴스드 패키징)은 여러 칩을 하나의 패키지 안에 나란히 놓거나 쌓아 하나의 큰 칩처럼 동작하게 하는 기술의 총칭입니다. 기존 패키지가 주로 칩 하나를 보호하는 역할이었다면, 첨단 패키지는 칩끼리 고밀도로 연결해 성능 자체를 끌어올립니다.
대표적인 예가 그래픽과 병렬 연산용 프로세서인 AI용 GPU입니다. 연산 칩 옆에 고대역폭 메모리(HBM) 스택 여러 개를 배치하고, 미세 배선이 들어간 중간층인 인터포저로 모두 연결합니다. 이 구조의 대표 기술이 TSMC의 CoWoS입니다.
위에서부터 칩, 중간 배선층, 기판 순으로 쌓입니다.
칩을 수직으로 쌓는 방식은 3D 패키징이라고 합니다. 2.5D와 3D를 조합한 제품도 늘고 있습니다.
칩렛
칩렛은 하나의 큰 칩에 있던 회로를 연산, 입출력(I/O), 메모리 등 기능별 작은 칩으로 나눈 뒤 하나의 패키지로 다시 조합하는 방식입니다. 기능마다 맞는 공정을 쓸 수 있어, 가장 미세한 가공이 필요한 연산부에만 고가의 최첨단 공정을 쓰고 I/O 등은 검증된 공정으로 만들 수 있습니다.
칩이 작아지면 웨이퍼당 양품 비율인 수율도 좋아지는 경향이 있습니다. 큰 칩에서는 웨이퍼 위 결함 하나로 다이 전체를 버려야 하기 때문입니다.
2.5D 패키징과 인터포저
2.5D 패키징은 인터포저 위에 칩을 나란히 배치합니다. 인터포저에는 패키지 기판으로는 만들 수 없는 미세 배선이 들어가 있어, 칩끼리 대량의 데이터를 고속으로 주고받을 수 있습니다.
인터포저는 주로 실리콘으로 만들어 왔지만, 위에 올리는 칩이 늘수록 커집니다. 그래서 유기 소재로 만들고 원형 웨이퍼 대신 사각 패널에서 생산하는 인터포저가 개발되고 있습니다. 원형 웨이퍼에서 사각형 부품을 잘라 내면 가장자리가 낭비되는데, 패널을 쓰면 이 손실을 줄일 수 있습니다.
3D 적층과 HBM
3D 패키징은 칩을 수직으로 쌓는 방식입니다. 대표 사례가 HBM으로, 여러 층의 DRAM 다이를 실리콘 관통 전극(TSV)이라는 미세한 수직 전극으로 위아래 연결합니다.
SK하이닉스가 2023년 발표한 12단 HBM3는 DRAM 다이를 기존보다 40% 얇게 만들어, 기존 8단 제품과 같은 높이에 12단을 넣었습니다. 백그라인딩의 정밀도가 성과로 이어지는 부분입니다. 다이를 얇게 만들고, 휨과 크랙을 관리하며, 정확하게 쌓는 일은 모두 후공정의 정밀도와 소재에 달려 있고, 이것이 제품의 용량과 신뢰성을 직접 좌우합니다.
SK하이닉스는 적층한 다이를 한 번에 접합하고 다이 사이의 틈을 수지로 한꺼번에 채우는 MR-MUF 공정도 사용합니다.
적층에서의 하이브리드 본딩
범프는 적층하는 층마다 높이를 더하고, 피치를 좁히는 데도 한계가 있습니다. 하이브리드 본딩은 이 두 가지 제약을 모두 완화하기 때문에, 메모리 적층과 로직 칩 간 3D 연결에서 사용이 늘어날 것으로 예상됩니다. 전공정에 가까운 평탄화·세정 기술이 필요하다는 점에서, 전공정과 후공정의 경계가 흐려지고 있음을 보여 주는 사례이기도 합니다.
지금 첨단 패키징이 중요한 이유
수십 년 동안 칩 성능은 주로 회로 미세화로 높아졌습니다. 미세화가 점점 어렵고 비싸지면서 후공정에 관심이 쏠리게 되었고, 그 배경은 크게 네 가지입니다.
칩 하나를 더 크게, 더 미세하게 만드는 것만으로는 AI 성능 요구를 따라갈 수 없습니다.
26 mm × 33 mm는 ASML 노광 장비 사양에 나와 있는 최대 노광 영역입니다.
1. 칩 크기에는 물리적 상한이 있습니다. 노광 장비가 한 번의 노광으로 회로를 그릴 수 있는 면적은 최대 26 mm × 33 mm(약 858 mm²)로, 이를 레티클 필드라고 합니다. 이보다 큰 회로는 칩 하나로 만들 수 없기 때문에, 가장 큰 프로세서에서는 패키지 안에서 여러 칩을 연결하는 방식이 회로를 더 늘리는 현실적인 방법이 됩니다.
2. 수율과 비용. 칩렛에서 설명한 것처럼, 다이를 작게 나누고 기능별로 맞는 제조 공정을 고르면 수율을 높이고 비용을 줄일 수 있습니다.
3. 메모리와의 거리. AI 학습과 추론에서는 연산 자체보다 메모리와 데이터를 주고받는 속도가 성능을 제한하는 경우가 많습니다. 그래서 연산 칩 옆에 HBM을 두는 배치가 널리 쓰입니다.
4. 시장 성장. 시장조사 기관 Yole Group은 첨단 패키징 시장이 2024년 460억 달러로 전년보다 19% 늘었고, 2030년에는 794억 달러를 넘어설 것으로 전망했습니다. 2024년 매출의 약 70%는 모바일·소비자 기기가 차지했으며, 가장 빠르게 성장하는 분야는 AI 가속기와 GPU를 포함한 통신·인프라로 2024~2030년 연평균 14.9% 성장이 예상됩니다.
TSMC는 2026년 4월 기술 심포지엄에서 레티클 크기의 5.5배인 CoWoS 패키지를 이미 생산하고 있다고 밝혔습니다. 2028년에는 대형 연산 칩 약 10개와 HBM 스택 20개를 넣을 수 있는 14레티클 크기의 CoWoS를 생산할 계획입니다. 이제 후공정 생산 능력은 시장에 공급되는 AI 칩의 수를 좌우하는 요인 중 하나가 되었습니다.
후공정은 누가 맡는가: OSAT, 파운드리, 그리고 일본
반도체 산업은 설계, 전공정 제조, 후공정 제조를 서로 다른 기업이 나눠 맡습니다. 후공정에는 직접 처리하는 반도체 기업, 후공정만 전문으로 하는 수탁 기업, 그리고 양쪽을 뒷받침하는 장비·소재 기업이 있습니다.
조립·테스트를 하는 기업과, 이를 뒷받침하는 장비·소재 기업입니다.
OSAT = 반도체 조립·테스트 외주 기업. IDM = 종합 반도체 기업. OSAT 예시는 도쿄일렉트론 해설 자료에 실린 2022년 매출 상위 기업에서 가져왔습니다.
상위 OSAT은 대만, 미국, 중국 기업입니다. 도쿄일렉트론의 해설 자료는 일본의 위치를 '후공정 장비와 소재에는 강하지만, 조립·테스트 수탁 사업 자체에서 두드러지게 강하다고 보기는 어렵다'는 취지로 정리합니다. 구매 담당자 입장에서는 일본 이외의 OSAT과 거래하더라도 그 라인의 장비와 소재는 일본산인 경우가 많다는 뜻입니다.
일본의 첨단 패키징 프로젝트
첨단 패키징을 계기로 일본에서는 연구개발과 시험 라인 프로젝트가 잇따르고 있습니다. 공통점은 일본 장비·소재 기업과 손잡고 기술을 개발한다는 것입니다.
연구개발, 시제품 제작, 자동화의 세 방향으로 움직이고 있습니다.
연도는 센터 개소, 조합 설립, 연구개발 시작 예정, 시제품 라인 가동 예정 시점이며 각 기관의 발표를 기준으로 했습니다. RDL = 재배선층. AIST = 일본 산업기술종합연구소.
연구개발 거점: TSMC와 라피더스
TSMC는 2021년 일본에 연구개발 자회사를 세우고, 2022년 AIST 쓰쿠바센터에 클린룸을 완공했습니다. 일본 파트너들과 진행하는 개발 분야는 다음과 같습니다.
- 방열 소재, 봉지재, 언더필, 솔더 등의 소재
- 패키지 기판
- 장비
- 계측·검사
라피더스(Rapidus)는 최첨단 2 nm 로직 칩 양산을 목표로 하는 기업입니다. 홋카이도 지토세의 세이코엡손 사업장 안에 후공정 연구개발 거점인 Rapidus Chiplet Solutions도 마련했습니다. 2024년 발표에 따르면 2025년 4월 장비 반입, 2026년 4월 연구개발 시작을 계획했으며, 가까운 거점에서 전공정과 후공정을 함께 개발하는 것이 목표입니다.
소재 컨소시엄과 자동화: JOINT3와 SATAS
레조낙은 2025년 9월 일본 내외 27개사가 참여하는 컨소시엄 JOINT3를 출범했습니다. 계획에 따르면 이바라키현 유키시의 레조낙 사업장 라인에서 515 × 510 mm 패널로 유기 인터포저를 시제작하며, 라인 가동은 2026년 예정입니다. 참여 기업들은 소재, 장비, 설계 툴을 공동으로 평가합니다.
SATAS는 후공정의 노동 집약적인 부분을 다룹니다. 인텔, 오므론 등이 2024년 4월 설립한 기술연구조합으로, 조립·테스트 공정의 인력 부담을 줄이는 자동화와, 이에 필요한 업계 표준 개발을 목표로 합니다.
일본 후공정 공급사에 확인할 사항
일본 장비·소재 기업은 고객 공장에 필드 엔지니어를 보내 새 공정을 함께 셋업하는 경우가 많습니다. 후공정의 문제는 한 단계 뒤에서 드러나는 일이 많아, 예를 들어 다이 위치가 틀어지거나 접착이 불량하면 뒤 공정에서 방열 불량이나 단선으로 나타납니다. 그래서 아래 질문은 평가를 시작하기 전에 확인해 두는 것이 좋습니다.
일본 측에서는 반도체 기업과 OSAT뿐 아니라 장비·소재 기업, 상사까지 여러 직무가 협의에 참여합니다. 생산기술(세이산 기주쓰, 生産技術)과 공정 엔지니어는 공정을 셋업하고 조건을 잡는데, 얇은 다이를 깨지지 않게 연삭하기, 다이를 틀어짐 없이 배치하기, 수지를 보이드 없이 채우기가 대표적인 과제입니다. 품질보증(힌시쓰 호쇼, 品質保証)은 웨이퍼 테스트와 파이널 테스트 결과, 불량 분석을 바탕으로 어느 공정에서 무엇이 잘못되었는지 추적합니다.
장비·소재 기업의 기술영업 담당자는 필드 엔지니어와 함께 움직입니다. 첨단 패키징에서는 설계 단계부터 소재와 열을 검토해야 하므로, 이들을 일찍 참여시키는 것이 좋습니다.
장비·소재 평가 전 체크리스트
아래 항목은 견적 요청이나 샘플 평가를 시작하기 전에 공급사에 받아 둘 내용입니다.
- 공정 윈도: 해당 장비·소재가 검증된 웨이퍼 두께, 다이 크기, 다이 적층 높이
- 전후 공정과의 호환성: 어떤 테이프, 접착제, 봉지재, 기판과 조합해 시험했는지, 권장하지 않는 조합은 무엇인지
- 참고 데이터: 신뢰성 시험 결과(예: 흡습 민감도, 온도 사이클)와 적용 규격의 정확한 번호·개정판, 시험 조건, 시료 수, 합격 판정 기준
- 국내 지원: 한국 법인이나 국내 대리점에 필드 엔지니어와 예비 부품이 있는지, 대응 시간은 얼마인지
- 공급 연속성: 리드타임, 최소 주문량, 생산 공장, 제2 공장에서 공급 가능한지
- 변경 통보: 배합, 생산 공장, 주요 원료가 바뀔 때 어떤 방식으로 얼마나 미리 알려 주는지
- 문서 언어: 매뉴얼, MSDS(SDS), 성적서(CoA)를 한국어 또는 영어로 받을 수 있는지
- 점유율 주장: 공급사가 시장 점유율을 내세운다면 시장 정의, 연도, 출처
문의 메일 예시
대괄호 부분을 고쳐 공급사의 한국 법인이나 국내 대리점에 보내면 됩니다. 일본 본사에 직접 보낼 때는 영어로 바꿔 보내는 것이 무난합니다.
제목: [제품명] 기술 문의 – [패키지 종류] 조립 라인 적용 검토 [담당자명]님께 당사는 [도시명] 소재 조립·테스트 사업장의 [패키지 종류] 라인에 [제품명] 적용을 검토하고 있습니다. 아래 내용을 공유해 주시면 감사하겠습니다. 1. 검증 범위: 웨이퍼 두께, 다이 크기, 적층 높이 2. 앞뒤 공정에서 함께 시험한 소재·장비와 권장하지 않는 조합 3. 신뢰성 데이터, 적용 규격(번호·개정판), 시험 조건, 판정 기준 4. 리드타임, 최소 주문량, 생산 공장 5. 변경 통보 절차(배합, 생산 공장, 원료) 6. 국내 필드 지원 및 예비 부품 대응 범위 7. 매뉴얼, SDS, 성적서(CoA)의 한국어 또는 영어판 평가는 [연/월]에 시작할 예정입니다. 잘 부탁드립니다. [성명, 직함, 회사명]
이 글의 한계
- 공정 흐름은 리드프레임 패키지를 기준으로 한 일반적인 내용입니다. 공정, 순서, 장비는 제품, 패키지 종류, 기업에 따라 다릅니다.
- 점유율은 각 회사나 METI가 공표한 수치입니다. 독립적인 시장 데이터와 대조하지 않았고, 연도가 없는 수치도 있으며, 봉지재에 대한 METI 수치는 2021년 자료입니다.
- 공급사 표는 단계별로 자주 거론되는 일본 기업을 정리한 것으로, 전체 목록이 아닙니다. 모든 단계에서 일본 이외의 공급사도 경쟁하고 있습니다.
- KS 규격은 확인된 범위만 적었습니다. 최신 개정 상태와 실제 시험 조건은 공급사와 국가표준 정보에서 확인하십시오.
- 일본의 프로젝트는 발표 내용을 기준으로 했으며, 이후 일정이 바뀌었을 수 있습니다.
자주 묻는 질문
반도체 후공정이란 무엇인가요?
회로가 완성된 웨이퍼를 패키징과 테스트를 마친 칩으로 만드는 단계입니다. 일반적으로 웨이퍼 테스트, 백그라인딩, 다이싱, 다이 본딩, 와이어 본딩(또는 플립칩 본딩), 몰딩, 마무리, 파이널 테스트 순으로 진행됩니다.
전공정과 후공정은 어떻게 다른가요?
전공정은 나노미터 단위 가공으로 웨이퍼 위에 회로를 만드는 자본 집약적 공정입니다. 후공정은 웨이퍼를 칩으로 잘라 패키징하고 테스트하는 공정으로, 전통적으로 노동 집약적이었습니다. 첨단 패키징, 특히 하이브리드 본딩이 확산되면서 두 공정의 경계가 흐려지고 있습니다.
후공정 장비를 만드는 일본 기업은 어디인가요?
디스코(다이싱 소, 그라인더), 어드반테스트(테스트 장비), 도쿄일렉트론과 도쿄세이미쓰(프로버), TOWA(몰딩 장비) 등이 있습니다. 디스코는 다이싱 소와 그라인더에서 70~80%, 어드반테스트는 2024년 테스터 시장에서 58%의 점유율을 공표하고 있습니다.
AI 반도체에 첨단 패키징이 왜 중요한가요?
가장 큰 AI 프로세서는 다이 하나에 담을 수 있는 것보다 많은 회로가 필요하고, AI 연산은 메모리에 매우 빠르게 접근해야 합니다. 첨단 패키징은 여러 연산 칩과 HBM 스택을 인터포저 위에서 연결해 하나의 큰 칩처럼 동작하게 합니다. TSMC는 이미 레티클 크기의 5.5배인 CoWoS 패키지를 생산하고 있습니다.
2019년 일본의 수출 규제는 후공정 소재에도 해당되었나요?
2019년 7월 개별 허가 대상이 된 품목은 불화 폴리이미드, 포토레지스트, 불화수소 3가지로, 주로 전공정(노광·식각·세정 등)과 디스플레이에 쓰이는 소재로, 이 글의 후공정 표에 있는 품목은 아니었습니다. 이 조치는 2023년 3월 해제되었고, 한국은 2023년 7월 21일부터 일본의 수출 우대 국가(그룹 A)로 복귀했습니다. 개별 품목의 현재 수출 관리 조건은 공급사에 확인하십시오.
출처
- 후공정 공정: JFE상사일렉트로닉스, 반도체 후공정이란(일본어); 요시다SKT, 반도체 후공정이란(일본어)
- 패키지 종류와 플립칩: IR Engineer Education Institute, 반도체 패키징 기초(일본어)
- 웨이퍼 테스트와 파이널 테스트: 어드반테스트, ATE란(일본어)
- 접속 피치와 하이브리드 본딩: 도쿄일렉트론 TELESCOPE Magazine, 하이브리드 본딩(일본어)
- OSAT과 일본의 위치: 도쿄일렉트론 TELESCOPE Magazine, OSAT의 위치(일본어)
- 12단 HBM3: SK hynix Newsroom, 2023년 4월 20일(영어)
- 노광 영역 크기: ASML, TWINSCAN NXT:1980Di(영어)
- CoWoS 크기: TSMC, 2026 North America Technology Symposium, 2026년 4월 23일(영어)
- 첨단 패키징 시장: Yole Group, Edge AI and Vision Alliance 게재, 2025년 9월(영어)
- 일본의 반도체 매출 점유율과 봉지재 점유율: 경제산업성, 반도체 전략 개요, 2021년 3월(일본어)
- 디스코: IR FAQ(일본어)
- 어드반테스트: Investors' Guide, 2025년 10월(일본어)
- 레조낙 다이 본딩 필름: Resonac Now, 2025년 9월 1일(일본어)
- 아지노모토: 전자소재 사업 설명회, 2026년 6월 30일(일본어)
- 미쓰이금속: MicroThin 캐리어 부착 극박 동박(일본어)
- TSMC 재팬 3DIC 연구개발센터: TSMC, 센터 소개(일본어)
- Rapidus Chiplet Solutions: 라피더스, 후공정 연구개발 거점 발표, 2024년 10월 3일(영어)
- JOINT3: 레조낙, 27개사 컨소시엄 JOINT3, 2025년 9월 3일(일본어)
- SATAS: SATAS 조직 개요(일본어); EE Times Japan, 인텔·오므론 등 SATAS 설립(일본어)
- 2019년 수출 규제와 해제: 경제산업성 보도자료, 2023년 3월 16일(영어); 경제산업성 보도자료, 2023년 6월 27일(영어)
- KS C IEC 60749 시리즈: 국가표준 정보(e나라표준인증)에서 각 부의 최신 상태 확인 필요
일본어 원문 기사이 가이드는 일본 독자를 위해 쓴 MONOSCOPE 기사를 바탕으로 했습니다: 半導体の後工程とは？工程の流れと先端パッケージが注目される理由
편집자 소개
MONOSCOPE 편집자FOUNDER & EDITOR플랜트 설비 제조사와 플랜트 엔지니어링 회사에서 약 10년간 설비 제안, 설계, 시운전을 맡은 뒤 디지털 마케팅으로 옮겼습니다. 현재는 B2B 제조기업의 웹 컨설턴트로서 기업이 제품과 기술을 알기 쉽게 설명하도록 돕고 있습니다. 일본 국가자격인 에너지관리사(Energy Manager)와 제3종 전기주임기술자를 보유하고 있습니다.
2017년부터 엔지니어링 블로그를 운영해 500편 이상의 글을 썼고, 구독자 약 2만 명의 일본어 YouTube 채널을 운영합니다. 모든 가이드는 일본 생산 현장의 시각으로 쓰고, 인용한 규격과 대조해 검증합니다.
