半導体の製造は、ウェーハ（シリコンの円板）に回路をつくる前工程と、それをチップに切り分けて部品に仕上げる後工程に分かれます。人手に頼る組立の工程とされてきた後工程が、いまAI向け半導体の性能を左右する場になっています。
後工程は、チップの厚みを数十マイクロメートル単位で整え、髪の毛より細い線や金属の突起で外部とつなぎ、出荷前に一つひとつ動作を確かめるまでを担います。
近年は、複数のチップを1つのパッケージ（チップを守り外部とつなぐ外装）にまとめる先端パッケージが注目されています。
この記事では、半導体の後工程を、役割、工程の流れ、パッケージの種類、先端パッケージの構造、注目される理由、担い手と国内の動き、関わる仕事という順で整理します。
半導体の後工程とは
半導体の製造は、ウェーハ（シリコンの円板）の上に回路をつくる前工程と、そのウェーハをチップに切り分けて製品に仕上げる後工程に分かれます。
後工程とは、回路ができあがったウェーハを、電子機器の基板に実装できる部品の形にする工程です。ウェーハに回路をつくる側の流れは半導体の前工程の流れで解説しています。
回路むき出しのチップは、湿気や衝撃、静電気に弱く、そのままでは基板にはんだ付けすることもできません。そこでチップを保護する外装と、外部とつなぐ端子を持った「パッケージ」に収めます。
前工程の露光やエッチングといった原理は半導体製造の仕組みと基本原理で詳しく扱っているので、ここでは後工程に絞って見ていきます。
後工程は、組立と検査の2つに大きく分かれます。組立は、ウェーハを薄く削ってチップに切り分け、基板に固定し、電気的につなぎ、樹脂で封止するまでの流れです。検査は、完成したデバイスが仕様どおりに動くかを確かめ、良品だけを出荷する工程です。
回路をつくる前工程に対して、後工程は「部品として使える形」に仕上げる役割を持ちます。
※先端パッケージでは、ここに「複数のチップを1つにまとめて性能を引き出す」という役割が加わります。
前工程は、ナノメートル単位の加工を高額な装置で繰り返す資本集約型の工程です。これに対し後工程は、部品を組み立てる性格が強く、人手に頼る部分が多い労働集約型の工程とされてきました。
この違いが、後で触れる担い手の分業や、自動化の取り組みにもつながっています。
後工程の流れ
ここでは、最も生産数が多いリードフレーム型のパッケージを例に、後工程の一般的な流れを追います。製品やパッケージの種類によって順番や使う工程は変わりますが、骨格は共通です。
ウェーハの状態で行う検査から始まり、組立を経て最終検査で終わります。
※ウェーハテストは前工程の最後に含めて説明されることもあります。必要に応じて高温・高電圧をかけるバーンインを行い、初期不良を取り除きます。
バックグラインドとダイシング
前工程を終えたウェーハは、加工中に割れないよう一定の厚みを持っています。バックグラインドでは、回路のない裏面を砥石で削り、パッケージに収まる厚みまで薄くします。
薄いパッケージが求められるスマートフォン向けや、チップを何枚も積み重ねるメモリでは、特に重要な工程です。
薄くしたウェーハは、リング状の枠に張ったテープに貼り付けてからダイシングに進みます。ダイヤモンドの粒を固めた薄い刃（ブレード）を高速で回転させて切るのが一般的で、レーザーで切る方式もあります。
テープに貼ったまま切るので、切断後もチップはばらばらにならず、次の工程へ運べます。
ダイボンディングとワイヤボンディング
ダイボンディングは、切り分けたチップ（ダイ）をテープから1個ずつ拾い上げ、リードフレームや基板の決まった位置に接着剤やはんだで固定する工程です。ここでの位置ずれや接着不良は、放熱の悪化や後工程での断線につながります。
ワイヤボンディングでは、チップの周囲に並んだアルミの電極（ボンディングパッド）と、リードフレーム側の端子を、金やアルミなどの細い金属線で1本ずつ結びます。
装置が高速で線を張っていく様子はミシンにも似ており、長年にわたって後工程の中心を担ってきた接続方法です。
モールドと仕上げ
モールドは、接続を終えたチップとワイヤを、エポキシ樹脂などの封止材で覆って固める工程です。金型に並べたリードフレームへ加熱して溶かした樹脂を流し込み、多数のチップを一度に封止します。見慣れた黒い半導体部品の外観は、この工程でできあがります。
その後、外に出た端子にはんだ付けしやすくするためのめっきなどの表面処理を施し、リードフレームから1個ずつ切り離して端子の形を整えます。最後に、社名や型番、製造ロットなどをレーザーで印字します。
ウェーハテストとファイナルテスト
検査は、ウェーハの状態で行うものと、パッケージにした後で行うものの2段構えです。
ウェーハテストでは、プローバという装置がウェーハを固定し、プローブカードの細い針を各チップの電極に接触させて、テスタと呼ばれる試験装置で電気特性を測ります。
不良チップを早い段階で見つけ、パッケージにかける費用を無駄にしないための検査です。
ファイナルテストでは、ハンドラという装置がパッケージ品をソケットに差し込み、温度を変えながら機能と特性を確認します。
製品によっては高温・高電圧をかけ続けるバーンインで、使い始めてすぐに壊れる初期不良を出荷前にふるい落とします。
端子の曲がりや印字のかすれといった外観の確認には、画像を使った検査装置が使われ、近年はAI外観検査の導入も進んでいます。
半導体パッケージの種類
パッケージは、端子をどこからどう出すか、どこまでの工程をウェーハの状態で済ませるかによって、いくつかの型に分かれます。用途や必要な端子の数に応じて使い分けられています。
端子の出し方と、封止をどの段階で行うかが大きな違いです。
※WLP（ウェーハレベルパッケージ）は、パッケージの工程をウェーハの状態でまとめて行う方式の総称です。
リードフレーム型は構造が単純で安く、いまも最も生産数が多いタイプです。一方、プロセッサのように端子が数百〜数千本必要になると、側面だけでは足りません。そこで裏面全体に端子を並べるBGAが、多ピンの製品の主流になりました。
WLCSPとFOWLPは、パッケージの工程の多くをウェーハの状態で進める方式です。チップとほぼ同じ大きさに仕上がるため、部品を小さく薄くしたい機器に向きます。
FOWLPは、切り分けたチップを間隔を空けて並べ直し、樹脂で固めてから配線を外側へ広げることで、チップの面積以上の端子を確保します。
チップと基板のつなぎ方
パッケージの型と並んで重要なのが、チップの電極を外とどうつなぐかです。ワイヤボンディングは、チップの周囲にしか電極を置けず、線の長さぶん電気の通り道も長くなります。
フリップチップは、チップを裏返し、電極の上につくった小さな金属の突起（バンプ）で基板と直接つなぐ方法です。
チップの面全体に電極を並べられ、配線も短くなるため、小さな面積で多くの信号を低い抵抗でやり取りできます。
さらに細かいのが、銅の電極同士を直接接合するハイブリッド接合で、接続の間隔（ピッチ）を一段と詰められることが、先端パッケージの性能を支えています。
間隔が狭いほど、同じ面積で多くの信号線をつなげます（バーが短いほど高密度）。
※東京エレクトロンの解説記事に示された目安。ハイブリッド接合では0.4μmを実現した例もあります。実際のピッチは製品や技術世代で異なります。
ハイブリッド接合は、表面を極めて平らに磨いたチップ同士を、絶縁膜と銅の電極ごと貼り合わせる技術です。バンプもはんだも使わないため、電気抵抗と静電容量が小さくなり、信号が流れやすく遅延も抑えられます。
ソニーが2016年にイメージセンサーへ導入したほか、3次元NANDフラッシュメモリーなどに広がっています。
先端パッケージとは
先端パッケージとは、複数のチップを1つのパッケージの中で横に並べたり縦に積んだりして、1つの大きなチップのように動かす技術の総称です。
従来のパッケージが1個のチップを包んで守ることを主目的としていたのに対し、先端パッケージはチップ同士を高密度につなぐことで性能そのものを引き上げます。
代表例が、AI向けのGPU（画像処理や並列計算を得意とするプロセッサ）です。
演算用のチップの隣に、HBMと呼ばれる積層メモリを複数並べ、それらを細かな配線を持つ中間の板（インターポーザー）の上で結んでいます。TSMCのCoWoSは、この構成を実現する代表的な技術です。
上から順に、チップ、中間の配線層、基板という層で成り立っています。
※チップを縦に積み重ねる構成は3D実装と呼ばれます。実際の製品では、2.5Dと3Dを組み合わせることも増えています。
チップレット
チップレットは、これまで1つの大きなチップにまとめていた回路を、演算部、入出力部、メモリなど機能ごとの小さなチップに分けてつくる考え方です。それらをパッケージの中で再び1つに組み上げます。
機能ごとに最適な製造技術を選べるため、先端の微細加工が必要な演算部だけを高価なプロセスでつくれます。入出力部などは実績のあるプロセスでつくる、といった作り分けができます。
チップを小さくするほど、1枚のウェーハから取れる良品の割合（歩留まり）も上がりやすくなります。大きなチップは、ウェーハ上の欠陥が1つ入るだけで丸ごと不良になるからです。
2.5D実装とインターポーザー
2.5D実装は、チップを横に並べ、その下に敷いたインターポーザーで結ぶ方式です。パッケージ基板だけでは描けない細かな配線をインターポーザーに持たせることで、チップ間で大量のデータを高速にやり取りできます。
インターポーザーはシリコン製が主流でしたが、載せるチップが増えるにつれて大型化が課題になっています。そこで、有機材料を使い、円形のウェーハではなく四角いパネルでつくる方式の開発も進んでいます。
四角いチップを円形のウェーハから取ると外周が無駄になりますが、パネルならその分を減らせます。
3D積層とHBM
3D実装は、チップを縦に積み重ねる方式です。代表がHBMで、DRAMのチップを何層も積み、チップを垂直に貫く微細な電極（TSV：シリコン貫通電極）で上下をつないでいます。
SK hynixが2023年に発表した12層のHBM3では、DRAMチップ1枚の厚みを40％薄くすることで、従来の8層品と同じ高さに12層を収めました。
ここで効いてくるのが、先ほどのバックグラインドです。チップを薄く削り、反りや割れを抑えながら何層も正確に積むには、後工程の加工精度と材料の性能がそのまま製品の容量と信頼性を左右します。
同社は、積み重ねたチップを一括で接合し、隙間をまとめて樹脂で埋めるMR-MUFという工程も採用しています。
ハイブリッド接合
チップを積む際の接続にバンプを使うと、バンプの高さぶん全体が厚くなり、間隔を詰めるにも限界があります。
ハイブリッド接合はこの2つの制約を同時に緩められるため、メモリの積層やロジックチップ同士の3D接続でも採用が広がると見込まれています。
前工程に近い平坦化や洗浄の技術が必要になることから、前工程と後工程の境目があいまいになる象徴的な技術でもあります。
先端パッケージが注目される理由
半導体の性能は長く、回路を細かくする微細化によって伸びてきました。しかし微細化の難度とコストが上がり続けるなかで、微細化の限界と後工程の重要性が語られるようになりました。先端パッケージが注目される理由は、大きく4つに整理できます。
1つのチップを大きく・細かくするだけでは、AI向けの性能要求に応えにくくなっています。
※26mm×33mmはASMLの露光装置の仕様に記載された最大露光フィールドです。
1つ目は、チップの大きさに物理的な上限があることです。露光装置が1回で回路を焼き付けられる範囲は最大26mm×33mm（約858mm²）で、これを超える回路は1枚のチップにできません。
大規模なプロセッサほど、この上限が性能向上の壁になります。それ以上の回路を載せたいなら、複数のチップをパッケージの中でつなぐしかありません。
2つ目は、先に触れた歩留まりと作り分けによるコストの利点です。3つ目は、メモリとの距離です。
AIの学習や推論では、演算そのものより、メモリとの間でデータを運ぶ速さが性能の壁になりやすく、HBMを演算チップの隣に置く構成が広く採用されています。
4つ目が市場の拡大です。調査会社のYole Groupは、先端パッケージの市場が2024年に460億ドル（前年比19％増）となり、2030年には794億ドルに達すると予測しています。
最大の用途はスマートフォンなどのモバイル・民生機器で、2024年の約7割を占めます。ただし最も伸びが大きいのはAIアクセラレータやGPUを含む通信・インフラ向けで、年平均14.9％の成長が見込まれています。
TSMCは2026年4月の技術シンポジウムで、露光フィールド5.5個分の大きさのCoWoSをすでに生産していると明らかにしました。
あわせて、14個分の大きさで約10個の演算チップとHBM20個を載せられるCoWoSを2028年に生産する計画を示しました。
後工程の設備を持つことが、AI向け半導体の供給量そのものを左右する時代になったと言えます。半導体市場全体の規模や用途別の内訳は、電子部品・半導体業界の市場規模と動向でまとめています。
後工程を担う企業と国内の動き
半導体業界は、設計、前工程、後工程をそれぞれ別の企業が担う分業が進んでいます。後工程も、自社で行うメーカーのほか、専門に請け負う企業、装置や材料を供給する企業など、多くのプレイヤーで成り立っています。
組立・検査を行う企業と、それを支える装置・材料の企業に分かれます。
※OSAT は Outsourced Semiconductor Assembly and Test の略。OSATの企業例は、東京エレクトロンの解説記事に示された2022年の売上上位企業から抜粋しています。
OSATの上位を占めるのは台湾、米国、中国の企業です。
東京エレクトロンの解説記事では、日本は後工程の装置・材料には強い一方、組立・検査を請け負う製造ビジネスで強いとまでは言い切れない状態と整理されています。
サプライチェーン全体の中での位置づけは、電子部品・半導体業界の構造もあわせて読むとつかみやすくなります。
ただし先端パッケージの広がりで、国内でも研究開発や試作の拠点づくりが相次いでいます。装置・材料の強みを持つ国内企業と組んで技術を磨く動きが目立ちます。
研究開発、試作、自動化の3つの方向で取り組みが進んでいます。
※年は、センター開所・組合設立・研究開発開始・試作ライン稼働の予定時期です。各社の発表をもとに作成。
研究開発拠点の設置
TSMCは2021年に日本で研究開発子会社を設立し、2022年に産業技術総合研究所のつくばセンター内でクリーンルームを完成させました。日本のパートナーと進めている開発の対象は次のとおりです。
- 放熱材、封止材、アンダーフィル、はんだといった材料
- パッケージ基板
- 装置
- 計測・検査
Rapidusは、2nm世代の最先端ロジック半導体の量産を目指しています。同時に、北海道千歳市のセイコーエプソンの事業所内に後工程の研究開発拠点「Rapidus Chiplet Solutions」を設けました。
2025年4月から装置の搬入を始め、2026年4月から研究開発を始める計画で、前工程と後工程を近い場所で一体的に開発することを狙っています。
材料のコンソーシアムと自動化の取り組み
レゾナックは2025年9月、国内外27社によるコンソーシアム「JOINT3」を立ち上げました。
茨城県結城市の事業所内に515×510mmのパネルで有機インターポーザーを試作するラインを設け、材料・装置・設計ツールを参加企業が共同で評価します。
一方、人手に頼る部分が多い後工程を自動化しようとしているのがSATASです。
インテルやオムロンなどが2024年4月に設立した技術研究組合で、組立・検査工程の省力化・自動化と、そのための業界標準づくりを進めています。
主要企業の顔ぶれや各社の強みは、電子部品・半導体業界の主要企業と勢力図で整理しています。
後工程に関わる仕事と求められる力
後工程には、半導体メーカーやOSATの社内だけでなく、装置メーカー、材料メーカー、商社まで、多くの職種が関わります。前工程に比べて機械的な組立の要素が強いため、機械・材料・電気といった製造業全般の知識が生かしやすい分野です。
工程を立ち上げ、条件を詰める生産技術やプロセスエンジニアは、次のような課題に向き合います。
- 薄いチップを割らずに削る
- ずれなく貼る
- 隙間なく樹脂を流す
品質保証は、ウェーハテストとファイナルテストの結果や不良解析をもとに、どの工程で何が起きたのかを追いかけます。
装置・材料メーカーでは、顧客の工場に入り込んで新しい工程を一緒に立ち上げる技術営業やフィールドエンジニアの役割も大きくなっています。
先端パッケージでは設計段階から材料や熱の検討が必要になるため、自分の専門だけでなく前後の工程まで理解している人が重宝されます。
まとめ
- 後工程は、回路ができたウェーハを、基板に実装できる部品に仕上げる工程
- 流れは、ウェーハテスト、研削、切断、固定、接続、封止、仕上げ、最終検査が基本
- パッケージは端子の出し方で、リードフレーム型、BGA、WLCSP、FOWLPなどに分かれる
- 先端パッケージは、複数のチップを並べたり積んだりして性能そのものを引き上げる
- AI向け需要で市場が拡大し、国内でも研究開発拠点や自動化の取り組みが相次いでいる
後工程は、チップを守るための仕上げから、性能を生み出す工程へと役割を広げつつあります。関わる職種としては生産技術の仕事や品質保証・品質管理の仕事が近く、業界全体の企業の種類や働き方は電子部品・半導体業界とはもあわせてご覧ください。
出典
出典・参考資料（13件）を開く出典・参考資料を閉じる
- 後工程の工程：JFE商事エレクトロニクス「半導体製造の後工程とは」、吉田SKT「半導体製造の後工程とは」
- パッケージの種類・フリップチップ：アイアール技術者教育研究所「半導体パッケージ技術の基本」
- ウェーハテスト・ファイナルテスト：アドバンテスト「ATE（Automated Test Equipment）とは？」
- 接続ピッチ・ハイブリッド接合：東京エレクトロン TELESCOPE magazine「半導体性能向上の鍵を握る新技術『ハイブリッドボンディング』」
- OSATと日本の状況：東京エレクトロン TELESCOPE magazine「半導体の進化で揺れ動く、後工程『OSAT』の立ち位置を解説」
- 12層HBM3：SK hynix Newsroom「SK hynix Develops Industry’s First 12-Layer HBM3」（2023年4月20日）
- 露光フィールドの大きさ：ASML「TWINSCAN NXT:1980Di」
- CoWoSの大型化：TSMC「TSMC Debuts A13 Technology at 2026 North America Technology Symposium」（2026年4月23日）
- 先端パッケージ市場：Yole Group「Advanced Packaging Market Set to Reach $79.4 Billion by 2030」（Edge AI and Vision Alliance 掲載、2025年9月）
- TSMCジャパン3DIC研究開発センター：TSMC「TSMCジャパン3DIC研究開発センターについて」
- Rapidus Chiplet Solutions：Rapidus「Rapidus establishes state-of-the-art back-end semiconductor manufacturing process research-and-development center」（2024年10月3日）
- JOINT3：レゾナック「次世代半導体パッケージのコンソーシアム27社で『JOINT3』設立」（2025年9月3日）
- SATAS：半導体後工程自動化・標準化技術研究組合「組織概要」、EE Times Japan「半導体後工程の自動化を推進、インテルやオムロンらが『SATAS』を設立」
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